一种面向分组密码的粗粒度可重构阵列及AES算法映射 被引量：7

1

作者 郭岩松 刘雷波 《微电子学与计算机》 CSCD 北大核心 2015年第9期1-5,共5页

为了开发具有一定灵活性的高性能低功耗分组密码处理器,提出了一种粗粒度可重构阵列架构BCORE.在对分组密码算法进行分析的基础上,在阵列中集成了必要的功能单元和互连,并可以由称为动态部分可重构的配置控制机制在运行时进行配置.分别... 为了开发具有一定灵活性的高性能低功耗分组密码处理器,提出了一种粗粒度可重构阵列架构BCORE.在对分组密码算法进行分析的基础上,在阵列中集成了必要的功能单元和互连,并可以由称为动态部分可重构的配置控制机制在运行时进行配置.分别用非流水线和流水线方式在可重构阵列上映射了AES算法.在流水线方式时利用了动态部分可重构能力以提高性能.仿真和综合结果表明最高吞吐率接近2.5Gb/s,与其他平台的对比表明粗粒度可重构阵列在实现AES算法时平衡了性能、灵活性和实现效率. 展开更多

关键词 粗粒度可重构阵列 动态部分可重构 算法映射

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粗粒度可重构密码逻辑阵列智能映射算法研究 被引量：10

2

作者 杜怡然 杨萱 +2 位作者 戴紫彬 南龙梅 李伟 《电子学报》 EI CAS CSCD 北大核心 2020年第1期101-109,共9页

针对粗粒度可重构密码逻辑阵列密码算法映射周期长且性能不高的问题,该文通过构建粗粒度可重构密码逻辑阵列参数化模型,以密码算法映射时间及实现性能为目标,结合本文构建的粗粒度可重构密码逻辑阵列结构特征,提出了一种算法数据流图划... 针对粗粒度可重构密码逻辑阵列密码算法映射周期长且性能不高的问题,该文通过构建粗粒度可重构密码逻辑阵列参数化模型,以密码算法映射时间及实现性能为目标,结合本文构建的粗粒度可重构密码逻辑阵列结构特征,提出了一种算法数据流图划分算法.通过将密码算法数据流图中节点聚集成簇并以簇为最小映射粒度进行映射,降低算法映射复杂度;该文借鉴机器学习过程,构建了具备学习能力的智慧蚁群模型,提出了智慧蚁群优化算法,通过对训练样本的映射学习,持续优化初始化信息素浓度矩阵,提升算法映射收敛速度,以已知算法映射指导未知算法映射,实现密码算法映射的智能化.实验结果表明,本文提出的映射方法能够平均降低编译时间37.9%并实现密码算法映射性能最大,同时,以算法数据流图作为映射输入,自动化的生成密码算法映射流,提升了密码算法映射的直观性与便捷性. 展开更多

关键词 粗粒度 密码 阵列 智能映射 机器学习

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一种面向粗粒度可重构阵列的硬件木马检测算法的设计与实现 被引量：1

3

作者 严迎建 刘敏 邱钊洋 《电子与信息学报》 EI CSCD 北大核心 2019年第5期1257-1264,共8页

硬件木马检测已成为当前芯片安全领域的研究热点,现有检测算法大多面向ASIC电路和FPGA电路,且依赖于未感染硬件木马的黄金芯片,难以适应于由大规模可重构单元组成的粗粒度可重构阵列电路。因此,该文针对粗粒度可重构密码阵列的结构特点... 硬件木马检测已成为当前芯片安全领域的研究热点,现有检测算法大多面向ASIC电路和FPGA电路,且依赖于未感染硬件木马的黄金芯片,难以适应于由大规模可重构单元组成的粗粒度可重构阵列电路。因此,该文针对粗粒度可重构密码阵列的结构特点,提出基于分区和多变体逻辑指纹的硬件木马检测算法。该算法将电路划分为多个区域,采用逻辑指纹特征作为区域的标识符,通过在时空两个维度上比较分区的多变体逻辑指纹,实现了无黄金芯片的硬件木马检测和诊断。实验结果表明,所提检测算法对硬件木马检测有较高的检测成功率和较低的误判率。 展开更多

关键词 硬件木马检测 粗粒度可重构密码阵列 逻辑指纹 多变体

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基于粗粒度可重构阵列结构的多标准离散余弦变换设计 被引量：3

4

作者 陈锐 杨海钢 +2 位作者 王飞 贾瑞 喻伟 《电子与信息学报》 EI CSCD 北大核心 2015年第1期206-213,共8页

在视频信号的编解码流程中,离散余弦变换(DCT)是一个至关重要的环节,其决定了视频压缩的质量和效率。针对8×8尺寸的2维离散余弦变换,该文提出一种基于粗粒度可重构阵列结构(Coarse-Grained Reconfigurable Array,CGRA)的硬件电路... 在视频信号的编解码流程中,离散余弦变换(DCT)是一个至关重要的环节,其决定了视频压缩的质量和效率。针对8×8尺寸的2维离散余弦变换,该文提出一种基于粗粒度可重构阵列结构(Coarse-Grained Reconfigurable Array,CGRA)的硬件电路结构。利用粗粒度可重构阵列的可重配置的特性,实现在单一平台支持多个视频压缩编码标准的8×8 2维离散余弦变换。实验结果显示,这种结构每个时钟周期可以并行处理8个像素,吞吐率最高可达1.157×109像素/s。与已有结构相比,设计效率和功耗效率最高可分别提升4.33倍和12.3倍,并能够以最高30帧/s的帧率解码尺寸为4096×2048,格式为4:2:0的视频序列。 展开更多

关键词 粗粒度可重构阵列 视频压缩 离散余弦变换 功耗效率

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SM4算法在粗粒度阵列平台的并行化映射 被引量：7

5

作者 徐金甫 杨宇航 《电子技术应用》 北大核心 2017年第4期39-42,46,共5页

粗粒度可重构密码阵列提供了大量并行的密码硬件资源,是针对多种分组密码算法硬件快速实现而设计的加速平台。该平台以提升性能和资源效率为目标对SM4算法进行了映射。在直接映射方案的基础上,使用合并操作和任务并行的思路提出了3种改... 粗粒度可重构密码阵列提供了大量并行的密码硬件资源,是针对多种分组密码算法硬件快速实现而设计的加速平台。该平台以提升性能和资源效率为目标对SM4算法进行了映射。在直接映射方案的基础上,使用合并操作和任务并行的思路提出了3种改进方案。实验结果表明,改进方案不同程度地发挥了阵列运算资源优势,吞吐率和资源使用效率有了大幅度提升。 展开更多

关键词 粗粒度可重构密码阵列 并行 性能 资源效率 SM4

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基于动态数据流的粗粒度可重构阵列设计

6

作者 吴昊 《现代计算机》 2020年第6期32-35,共4页

为提高粗粒度可重构阵列中运算资源的利用率,基于动态数据流的执行方式设计一个粗粒度可重构阵列,通过令数据携带标记的方式允许不同循环迭代的数据在阵列上乱序执行,充分地利用阵列上的计算资源。基于C++平台设计一个阵列仿真器以模拟... 为提高粗粒度可重构阵列中运算资源的利用率,基于动态数据流的执行方式设计一个粗粒度可重构阵列,通过令数据携带标记的方式允许不同循环迭代的数据在阵列上乱序执行,充分地利用阵列上的计算资源。基于C++平台设计一个阵列仿真器以模拟阵列的执行过程,仿真结果表明动态数据流驱动的方式能够有效地提升性能,并且随着标记的增多,整体的性能提升越显著。 展开更多

关键词 动态数据流 粗粒度可重构阵列 乱序执行

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粗粒度可重构阵列上的布局布线算法

7

作者 左艳辉 窦勇 徐进辉 《计算机工程与科学》 CSCD 2007年第11期69-71,75,共4页

开发粗粒度可重构阵列之上的映射工具是把应用算法正确有效地映射到可重构硬件上,并使算法在可重构硬件上正确高效运行的关键之所在。因此,我们设计并实现了映射工具。本文介绍了映射工具的设计和实现过程,并给出了实现中的关键技术—... 开发粗粒度可重构阵列之上的映射工具是把应用算法正确有效地映射到可重构硬件上,并使算法在可重构硬件上正确高效运行的关键之所在。因此,我们设计并实现了映射工具。本文介绍了映射工具的设计和实现过程,并给出了实现中的关键技术——布局。最后,本文还就几个测试程序给出了映射工具的映射结果。测试结果证明,布局算法的结果正确且优化,映射工具的设计合理,功能无误。 展开更多

关键词 粗粒度可重构阵列 映射 布局

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存算解耦合的粗粒度可重构阵列访存结构设计 被引量：1

8

作者 洪途 景乃锋 《计算机工程》 CAS CSCD 北大核心 2021年第2期239-245,共7页

粗粒度可重构阵列架构兼具灵活性和高效性,但高计算吞吐量的特性也会给访存带来压力。在片下动态存储器带宽相对固定的情况下,设计一种存算解耦合的访存结构。将控制逻辑集成在轻量级的存储空间中,通过可配置的存储空间隔离访存和计算... 粗粒度可重构阵列架构兼具灵活性和高效性,但高计算吞吐量的特性也会给访存带来压力。在片下动态存储器带宽相对固定的情况下,设计一种存算解耦合的访存结构。将控制逻辑集成在轻量级的存储空间中,通过可配置的存储空间隔离访存和计算的循环迭代,从而掩盖内存延时,同时利用该结构进行串联和对齐操作,以适配不同的计算访存频率比并优化间接访问过程。实验结果表明,该访存结构在目标架构中能够获得1.84倍的性能优化,其中乱序操作可使间接访问得到平均22%的性能提升。 展开更多

关键词 粗粒度可重构阵列 内存延时 存算解耦合 间接访问 访存结构

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CGRA-PIMSim:基于粗粒度可重构阵列的存内处理架构仿真器 被引量：1

9

作者 刘硕 《现代计算机》 2021年第5期97-101,共5页

随着大数据应用的出现以及传统架构在大数据应用处理过程中诸多局限的产生,体系结构研究逐渐从处理器向异构架构偏移,其中存内处理(Processing-In-Memory,PIM)架构受到广泛关注。为了研究基于粗粒度可重构阵列的存内处理架构,设计实现CG... 随着大数据应用的出现以及传统架构在大数据应用处理过程中诸多局限的产生,体系结构研究逐渐从处理器向异构架构偏移,其中存内处理(Processing-In-Memory,PIM)架构受到广泛关注。为了研究基于粗粒度可重构阵列的存内处理架构,设计实现CGRA-PIMSim,一个支持高度可配置的CGRA-PIM仿真器,以实现对该架构和系统级仿真的研究。该仿真器基于Gem5,采用面向对象的层次化建模技术,通过Python接口配置参数,实现按需求快速综合仿真。 展开更多

关键词 粗粒度可重构阵列 存内处理 仿真器

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粗粒度可重构阵列分支指令的优化设计与实现

10

作者 汪翔 《现代计算机》 2021年第11期17-23,共7页

为了优化粗粒度可重构阵列条件分支执行的性能与功耗,基于自定义的发散汇聚操作设计一种优化的分支指令执行方式,利用与数据位绑定的分支位决定是否执行有效运算和访存,降低粗粒度可重构阵列分支指令执行的功耗,提升分支指令执行的性能... 为了优化粗粒度可重构阵列条件分支执行的性能与功耗,基于自定义的发散汇聚操作设计一种优化的分支指令执行方式,利用与数据位绑定的分支位决定是否执行有效运算和访存,降低粗粒度可重构阵列分支指令执行的功耗,提升分支指令执行的性能。实验结果表明,与传统的针对粗粒度可重构阵列的分支实现方法部分断言技术相比,该方法能够获得1.31倍的性能优化、21%的功耗降低以及12%的资源降低。 展开更多

关键词 粗粒度可重构阵列 分支语句 嵌套分支 部分断言

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基于3D-Mesh互连网络的粗粒度逻辑阵列研究

11

作者 赵宗国 李伟 +1 位作者 戴紫彬 耿九光 《电子技术应用》 北大核心 2016年第5期27-31,共5页

提出了一种3D-Mesh拓扑互连网络结构,其支持动态可重构配置,数据路径位宽为32 bit。基于该3D-Mesh拓扑互连网络结构,设计了一种拥有48个RPE(Reconfigurable Process Element)和16个RSE(Reconfigurable Storage Element)的异构粗粒度逻... 提出了一种3D-Mesh拓扑互连网络结构,其支持动态可重构配置,数据路径位宽为32 bit。基于该3D-Mesh拓扑互连网络结构,设计了一种拥有48个RPE(Reconfigurable Process Element)和16个RSE(Reconfigurable Storage Element)的异构粗粒度逻辑阵列(Isomerism Coarse-Grained Reconfigurable Array,ICGRA)。基于COMS 55 nm工艺库进行后端设计,ICGRA总面积为28.52 mm2。同时在300 MHz系统时钟、1.08 V Vcc电压、室温条件下系统总功耗为2.88 W。其中3D-Mesh拓扑互连网络面积占系统总面积的3.8%,功耗占系统总功耗的7%。与相关设计对比,该结构动态重构速率提高2倍～60倍。且采用该3D-Mesh拓扑网络之后,运算单元利用率也大幅度提高。 展开更多

关键词 粗粒度逻辑阵列 片上网络 3D-Mesh 可重构

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一种基于流处理框架的可重构分簇式分组密码处理结构模型 被引量：17

12

作者 陈韬 罗兴国 +1 位作者 李校南 李伟 《电子与信息学报》 EI CSCD 北大核心 2014年第12期3027-3034,共8页

可重构密码处理结构是一种面向信息安全处理的新型体系结构，但具有吞吐量和利用率不足的问题。该文提出一种基于流处理框架的阵列结构可重构分组密码处理模型（Stream based Reconfigurable Clustered block Cipher Processing Array，... 可重构密码处理结构是一种面向信息安全处理的新型体系结构，但具有吞吐量和利用率不足的问题。该文提出一种基于流处理框架的阵列结构可重构分组密码处理模型（Stream based Reconfigurable Clustered block Cipher Processing Array，S—RCCPA）。针对分组密码算法特点，采用粗粒度可重构功能单元、基于Crossbar的分级互连网络、分布式密钥池存储结构以及静态与动态相结合的重构方式，支持密码处理路径的动态重组，以不同并行度的虚拟流水线执行密码任务。对典型分组密码算法的适配结果表明，在0．18μmCMOS工艺下，依据所适配算法结构的不同，规模为4×l的S-RCCPA模型的典型分组密码处理性能可达其它架构的5．28-47．84倍。 展开更多

关键词 分组密码 可重构:阵列结构 分级互连 流处理

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可重构散列函数密码芯片的设计与实现 被引量：6

13

作者 李淼 徐金甫 +1 位作者 戴紫彬 杨晓辉 《计算机工程》 CAS CSCD 北大核心 2010年第6期131-132,136,共3页

根据不同环境对安全散列算法安全强度的不同要求,采用可重构体系结构的思想和方法,设计一种可重构的散列函数密码芯片。实验结果表明,在Altera Stratix II系列现场可编程门阵列上,SHA-1,SHA-224/256,SHA-384/512的吞吐率分别可达到727.8... 根据不同环境对安全散列算法安全强度的不同要求,采用可重构体系结构的思想和方法,设计一种可重构的散列函数密码芯片。实验结果表明,在Altera Stratix II系列现场可编程门阵列上,SHA-1,SHA-224/256,SHA-384/512的吞吐率分别可达到727.853Mb/s,909.816Mb/s和1.456Gb/s。 展开更多

关键词 可重构密码芯片 安全散列算法 现场可编程门阵列

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可重构处理器阵列的系统级建模研究 被引量：3

14

作者 潘鹏 王鹏 林水生 《微电子学与计算机》 CSCD 北大核心 2011年第11期85-88,93,共5页

由于粗粒度可重构体系结构设计空间复杂,设计满足应用需求的CGRA需要建立系统级仿真模型进行性能评估.文中提出一种可重构处理器阵列的系统级模型,使用SystemC事务级语言实现建模.模型采用多层互连网络结构实现任意2个处理器间的通信,... 由于粗粒度可重构体系结构设计空间复杂,设计满足应用需求的CGRA需要建立系统级仿真模型进行性能评估.文中提出一种可重构处理器阵列的系统级模型,使用SystemC事务级语言实现建模.模型采用多层互连网络结构实现任意2个处理器间的通信,并且处理器的资源能够通过参数快速地进行配置.仿真实验表明,模型适用于应用算法到粗粒度可重构体系结构映射的模拟仿真. 展开更多

关键词 粗粒度可重构体系结构 处理器阵列 SystemC事务级建模

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一种面向序列密码的混合粒度并行运算单元 被引量：2

15

作者 曲彤洲 戴紫彬 +1 位作者 陈琳 刘燕江 《电子与信息学报》 EI CSCD 北大核心 2023年第1期78-86,共9页

针对可重构密码处理器对于不同域上的序列密码算法兼容性差、实现性能低的问题,该文分析了序列密码算法的多级并行性并提出了一种反馈移位寄存器(FSR)的预抽取更新模型。进而基于该模型设计了面向密码阵列架构的可重构反馈移位寄存器运... 针对可重构密码处理器对于不同域上的序列密码算法兼容性差、实现性能低的问题,该文分析了序列密码算法的多级并行性并提出了一种反馈移位寄存器(FSR)的预抽取更新模型。进而基于该模型设计了面向密码阵列架构的可重构反馈移位寄存器运算单元(RFAU),兼容不同有限域上序列密码算法的同时,采取并行抽取和流水处理策略开发了序列密码算法的反馈移位寄存器级并行性,从而有效提升了粗粒度可重构阵列(CGRA)平台上序列密码算法的处理性能。实验结果表明与其他可重构处理器相比,对于有限域(GF)(2)上的序列密码算法,RFAU带来的性能提升为23%~186%;对于GF(2u)域上的序列密码算法,性能提升达约66%~79%,且面积效率提升约64%~91%。 展开更多

关键词 粗粒度可重构阵列 序列密码算法 反馈移位寄存器 流水线

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面向分组密码算法的高面积效率可重构架构 被引量：1

16

作者 杨锦江 曹鹏 杨军 《东南大学学报（自然科学版）》 EI CAS CSCD 北大核心 2016年第5期939-944,共6页

为了提升安全应用中分组密码算法的面积效率,提出了一种基于粗粒度可重构计算的硬件架构.在可重构架构设计过程中采用了2种优化方案,即利用Benes网络优化可重构计算阵列的层间互联和基于配置信息的使用频度优化配置信息的组织方式.实验... 为了提升安全应用中分组密码算法的面积效率,提出了一种基于粗粒度可重构计算的硬件架构.在可重构架构设计过程中采用了2种优化方案,即利用Benes网络优化可重构计算阵列的层间互联和基于配置信息的使用频度优化配置信息的组织方式.实验结果表明:采用基于Benes网络的层间互联方案后,可重构阵列中层间互联的面积开销减少了51.61%;采用基于使用频度的配置信息层次化组织方式后,AES分组密码算法和DES分组密码算法的配置时间分别缩短了80%和88%,配置时间占总时间的百分数分别下降了42%和39%.这2种分组密码算法在该可重构架构上实现的面积效率为同类架构的3.95和1.51倍.因此,所提的2种优化方案能够有效降低面积开销,提高可重构架构的性能,有助于分组密码算法高面积效率的实现. 展开更多

关键词 分组密码算法 粗粒度可重构架构 层次化配置 面积效率

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基于运算部件的可重构密码算法处理架构

17

作者 杨壮林 郭宇波 赵梦恋 《计算机工程》 CAS CSCD 北大核心 2015年第11期89-93,共5页

针对加解密运算中微处理器性能低、功耗高,以及专用电路灵活度受限的问题,提出基于运算部件粗粒度可重构的密码加速单元及其架构。给出密码运算的原子运算并实例化为运算部件,以原子运算部件为重构粒子,路由表负责配置运算部件互连网络... 针对加解密运算中微处理器性能低、功耗高,以及专用电路灵活度受限的问题,提出基于运算部件粗粒度可重构的密码加速单元及其架构。给出密码运算的原子运算并实例化为运算部件,以原子运算部件为重构粒子,路由表负责配置运算部件互连网络以组合运算,参数表负责配置密码算法参数。通过生成路由表与参数表配置信息,对密码加速单元进行粗粒度重构。该架构在TSMC 0.13μm时可工作在350 MHz的时钟频率下。实验结果表明,提出的架构兼具微处理器与专用电路的优点,支持多种密码算法,所需的信息量和资源消耗少,并具有较好的性能面积比。 展开更多

关键词 密码算法 粗粒度 可重构 运算部件阵列 路由器阵列 路由表

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面向密码逻辑阵列的可编程控制网络设计与实现

18

作者 刘露 徐金甫 +1 位作者 李伟 杨宇航 《电子技术应用》 北大核心 2017年第10期39-43,共5页

为解决粗粒度密码逻辑阵列控制开销大、控制效率低的问题,在研究主流阵列处理架构下三层控制模型的基础上,提出了一种阵列的四层控制模型,并设计了对应的可编程控制网络。在规模为4×4的可编程控制网络上实现了对AES、A5-1等对称算... 为解决粗粒度密码逻辑阵列控制开销大、控制效率低的问题,在研究主流阵列处理架构下三层控制模型的基础上,提出了一种阵列的四层控制模型,并设计了对应的可编程控制网络。在规模为4×4的可编程控制网络上实现了对AES、A5-1等对称算法的控制流映射。在65 nm CMOS工艺下,DC综合结果显示总面积为13 712μm^2,折合等效与非门数0.95万,占阵列面积0.37%。映射AES和A5-1控制流最高频率分别为1 389 MHz和1 190 MHz,达到面积小、速度快的应用需求。将四层控制模型与三层控制模型进行六个不同性能对比,前者整体性能远超后者,且能满足任意网络互连结构阵列的高效控制需求。 展开更多

关键词 粗粒度密码逻辑阵列 四层控制模型 可编程控制网络 高效控制

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基于可重构计算技术的ASIP设计与实现 被引量：1

19

作者 宋奂寰 王树宗 邵利兵 《舰船科学技术》 北大核心 2012年第5期78-82,共5页

为了加速计算密集或数据密集类算法,设计了Kahn线程定义的虚拟指令,以及嵌入式粗粒度可重构阵列流水线处理器的体系结构。通过指令流水线设计,实现虚拟指令的并行执行,将指令级并行扩展为线程级并行。系统运行时,采用订阅/发布机制作为... 为了加速计算密集或数据密集类算法,设计了Kahn线程定义的虚拟指令,以及嵌入式粗粒度可重构阵列流水线处理器的体系结构。通过指令流水线设计,实现虚拟指令的并行执行,将指令级并行扩展为线程级并行。系统运行时,采用订阅/发布机制作为可重构阵列的通信机制,利用可重构系统可重复配置的特点,提高了系统的计算效率。通过仿真实验验证了基于可重构计算技术的流水线处理器结构的有效性。 展开更多

关键词 可重构计算 粗粒度可重构阵列 循环指令流水线 订阅/发布机制

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基于访存图案变形的CGRA存储划分优化

20

作者 潘德财 牟迪 +1 位作者 尚家兴 刘大江 《计算机研究与发展》 北大核心 2025年第4期1003-1016,共14页

由于兼具高灵活性和高能效的特征,粗粒度可重构阵列(coarse-grained reconfigurable array,CGRA)是一种具有潜力的领域定制加速器架构.为了利用多bank存储器的访问并行性,通常会在CGRA中引入存储器划分.然而,在CGRA上进行存储划分工作... 由于兼具高灵活性和高能效的特征,粗粒度可重构阵列(coarse-grained reconfigurable array,CGRA)是一种具有潜力的领域定制加速器架构.为了利用多bank存储器的访问并行性,通常会在CGRA中引入存储器划分.然而,在CGRA上进行存储划分工作要么以昂贵的寻址开销为代价实现最佳分区解决方案,要么以更多的存储bank消耗为代价来减少面积和功耗开销.为此,提出了一种通过访存图案变形来实现面向CGRA的存储划分方法.通过对包含多维数组的应用进行存储划分和算子调度协同优化,形成了存储划分友好的访存图案,从而可以用全“1”超平面对其进行存储划分,进而优化了划分结果并减少了访存地址计算开销.基于全“1”超平面的划分策略,还提出了一种可精简地址生成单元的高能效CGRA架构.实验结果表明,与最先进的方法相比,该方法可以实现1.25倍的能效提升. 展开更多

关键词 粗粒度可重构阵列 存储划分 软硬件联合设计 算子调度 访存图案

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