基于FPGA单精度浮点乘法器的设计实现与测试 被引量：3

1

作者 吕律 易清明 刘光昌 《暨南大学学报（自然科学与医学版）》 CAS CSCD 2004年第3期302-309,共8页

采用VHDL语言,在FPGA上实现了单精度浮点乘法器的3种算法———基本的迭代算法、阵列算法和Booth算法,并对以上3种算法的运算速度进行了测试和比较,通过时序图说明Booth算法的优越性,并根据软件测试中的判定覆盖提出了一种测试单精度浮... 采用VHDL语言,在FPGA上实现了单精度浮点乘法器的3种算法———基本的迭代算法、阵列算法和Booth算法,并对以上3种算法的运算速度进行了测试和比较,通过时序图说明Booth算法的优越性,并根据软件测试中的判定覆盖提出了一种测试单精度浮点乘法器的方法. 展开更多

关键词 VHDL语言 单精度浮点乘法器 判定覆盖测试

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32位高速浮点乘法器优化设计 被引量：2

2

作者 周德金 孙锋 于宗光 《半导体技术》 CAS CSCD 北大核心 2007年第10期871-874,共4页

设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完... 设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns。 展开更多

关键词 浮点乘法器 BOOTH编码 4-2压缩器 超前进位加法器

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基于改进型选择进位加法器的32位浮点乘法器设计 被引量：4

3

作者 刘容 赵洪深 李晓今 《现代电子技术》 2013年第16期133-136,共4页

在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加法器每一级加法器的进位选择来自上级的进位输出... 在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加法器每一级加法器的进位选择来自上级的进位输出。提出的结构可以提前计算出尾数第16位的结果,它与Wallace树输出的相关位比较就可得出来自前一位的进位情况进而快速得到进位选择。在Altera的EP2C70F896C6器件上,基于该结构实现了一个支持IEEE754浮点标准的4级流水线浮点乘法器,时序仿真表明,该方法将传统浮点乘法器结构关键路径延时由6.4 ns减小到5.9 ns。 展开更多

关键词 修正Booth算法 Wallace树结构 选择进位加法器 浮点乘法器

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X-DSP浮点乘法器的设计与实现 被引量：1

4

作者 彭元喜 杨洪杰 谢刚 《计算机应用》 CSCD 北大核心 2010年第11期3121-3125,3133,共6页

为了满足高性能X-DSP浮点乘法器的性能、功耗、面积要求,研究分析了X型DSP总体结构和浮点乘法器指令特点,采用Booth2编码算法和4∶2压缩树形结构,使用4级流水线结构设计实现了一款高性能低功耗浮点乘法器。使用逻辑综合工具Design Compi... 为了满足高性能X-DSP浮点乘法器的性能、功耗、面积要求,研究分析了X型DSP总体结构和浮点乘法器指令特点,采用Booth2编码算法和4∶2压缩树形结构,使用4级流水线结构设计实现了一款高性能低功耗浮点乘法器。使用逻辑综合工具Design Compiler,采用第三方公司0.13μmCMOS工艺库,对所设计的乘法器进行了综合,其结果为工作频率500MHz,面积67529.36μm2,功耗22.3424mW。 展开更多

关键词 4∶2压缩树 布斯算法 IEEE-754 浮点乘法器 数字信号处理器

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高效结构的多输入浮点乘法器在FPGA上的实现 被引量：1

5

作者 杜勇 朱亮 韩方景 《计算机工程与应用》 CSCD 北大核心 2006年第10期103-104,共2页

传统的多输入浮点乘法运算是通过级联二输入浮点乘法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而难以满足高速数字信号处理的需求。本文提出了一种适合于在FPGA上实现的浮点数据格式和可以在三级流水线内完成... 传统的多输入浮点乘法运算是通过级联二输入浮点乘法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而难以满足高速数字信号处理的需求。本文提出了一种适合于在FPGA上实现的浮点数据格式和可以在三级流水线内完成的一种高效的多输入浮点乘法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试数据。 展开更多

关键词 浮点乘法器 多输入 FPGA 高效算法

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一种快速的浮点乘法器结构 被引量：2

6

作者 周旭 唐志敏 《计算机研究与发展》 EI CSCD 北大核心 2003年第6期879-883,共5页

一种支持IEEE75 4浮点标准的全流水结构的浮点乘法器被提出 在该浮点乘法器中 ,提出一种新型的双路浮点乘法结构 这种结构相比于全规模乘法器 ,在不增加面积的前提下 ,缩短乘法树关键路径延迟 13 6% ,提高了乘法器的执行频率 这种... 一种支持IEEE75 4浮点标准的全流水结构的浮点乘法器被提出 在该浮点乘法器中 ,提出一种新型的双路浮点乘法结构 这种结构相比于全规模乘法器 ,在不增加面积的前提下 ,缩短乘法树关键路径延迟 13 6% ,提高了乘法器的执行频率 这种乘法器有 3个周期的延迟 ,每个周期能接收一条单精度或双精度浮点乘法指令 使用FPGA进行验证 ,并使用标准单元实现 采用 0 18μm的静态CMOS工艺 ,执行频率为 3 84MHz ,面积为 73 2 90 2 2 5 μm2 在相同工艺条件下 ,将这种结构与其他乘法器结构进行比较 。 展开更多

关键词 浮点乘法器 处理器 全流水

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基于VHDL语言的浮点乘法器的硬件实现 被引量：5

7

作者 李国峰 《南开大学学报（自然科学版）》 CAS CSCD 北大核心 2002年第4期111-112,116,共3页

本文提出了一种基于 VHDL语言的浮点乘法器的硬件实现方法 ,就是用 VHDL语言描述设计文件 ,用FPGA实现浮点乘法 ,并在 Maxplus2上进行了模拟仿真 ,得到了很好的结果 .该浮点乘法可以实现任意位的乘法运算 .

关键词 硬件实现 浮点乘法器 VHDL语言 FPGA 浮点数 编程过程 指数形式

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一种浮点乘法器的参数化设计 被引量：3

8

作者 蒋华 袁红林 徐晨 《信息与电子工程》 2006年第5期337-341,共5页

为了对Verilog硬件描述语言(Hardware Description Language,HDL)的浮点乘法器知识产权(Intellectual Property,IP)核参数化设计方法进行详细描述,以一种浮点乘法器的参数化设计为例,介绍了其可重配置的三种功能参数,提出了尾数乘法运... 为了对Verilog硬件描述语言(Hardware Description Language,HDL)的浮点乘法器知识产权(Intellectual Property,IP)核参数化设计方法进行详细描述,以一种浮点乘法器的参数化设计为例,介绍了其可重配置的三种功能参数,提出了尾数乘法运算采用基4Booth编码器对部分积压缩,然后采用一种将阵列与树混合的结构,对部分积划分成几个子块并行运算,最后结果用超前进位加法器累加输出。该参数化设计实例包括了由IP核的输入参数配置生成的一个单精度浮点乘法运算模块,具有四级流水线,带时钟使能端,并与IEEE754兼容。经现场可编程门阵列(Field Programmable Gate Array,FPGA)验证,结果表明参数化的设计方法使得IP核具有可重配置、可复用的优点。 展开更多

关键词 参数化设计 浮点乘法器 可重配置 IP核

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一种高性能32位浮点乘法器的ASIC设计 被引量：1

9

作者 赵忠武 陈禾 韩月秋 《系统工程与电子技术》 EI CSCD 北大核心 2004年第4期531-534,共4页

介绍了一种32位浮点乘法器的ASIC设计。通过采用改进Booth编码的树状4:2列压缩结构,提高了乘法器的速度,降低了系统的功耗,且结构更规则,易于VLSI实现。整个设计采用VerilogHDL语言结构级描述,用TSMC0.25标准单元库进行逻辑综合。采用... 介绍了一种32位浮点乘法器的ASIC设计。通过采用改进Booth编码的树状4:2列压缩结构,提高了乘法器的速度,降低了系统的功耗,且结构更规则,易于VLSI实现。整个设计采用VerilogHDL语言结构级描述,用TSMC0.25标准单元库进行逻辑综合。采用三级流水技术,完成一次32位浮点乘法的时间为28.98ns,系统的时钟频率可达103.52MHz。 展开更多

关键词 浮点乘法器 BOOTH编码 树状列压缩

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一种32位高速浮点乘法器设计 被引量：4

10

作者 周德金 孙锋 于宗光 《电子与封装》 2008年第9期35-38,共4页

文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述... 文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述,采用SMIC0.18μm工艺库进行综合,门级仿真结果表明乘法器延时小于4.05ns。 展开更多

关键词 浮点乘法器 BOOTH编码 4-2压缩器 进位选择加法器

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高速流水线浮点乘法器的设计研究

11

作者 梁峰 邵志标 +2 位作者 雷绍充 孙海珺 刘小勇 《电子科技大学学报》 EI CAS CSCD 北大核心 2007年第S2期1139-1142,共4页

设计了一种新颖的、支持扩展单精度43位浮点数的流水线乘法器IP芯核。该设计采用了改进的三阶Booth算法,提出了混合树形结构压缩阵列和双乘法通道6级流水线结构。经FPGA硬仿真验证表明,该乘法器运算能力达到143.6MFLO/S,比Altera公司近... 设计了一种新颖的、支持扩展单精度43位浮点数的流水线乘法器IP芯核。该设计采用了改进的三阶Booth算法,提出了混合树形结构压缩阵列和双乘法通道6级流水线结构。经FPGA硬仿真验证表明,该乘法器运算能力达到143.6MFLO/S,比Altera公司近期提供的同类乘法器单元快47%。该设计有效地提高了乘法器的整体性能。 展开更多

关键词 BOOTH算法 压缩阵列 双乘法通道 浮点乘法器 流水线

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32位高性能浮点乘法器芯片设计研究 被引量：1

12

作者 黄宁 朱恩 《电子工程师》 2008年第1期57-59,76,共4页

介绍了FFT(快速傅里叶变换)系统中32位高性能浮点乘法器的芯片设计。其中24位定点乘法部分采用两种不同的结构进行对比:经典的阵列式结构和改进Booth编码的树状4∶2列压缩结构,后者提高了乘法器的性能。整个设计采用Verilog HDL语言进行... 介绍了FFT(快速傅里叶变换)系统中32位高性能浮点乘法器的芯片设计。其中24位定点乘法部分采用两种不同的结构进行对比:经典的阵列式结构和改进Booth编码的树状4∶2列压缩结构,后者提高了乘法器的性能。整个设计采用Verilog HDL语言进行RTL(寄存器传输级)描述,并在QuartusⅡ平台下完成了FPGA(现场可编程门阵列)仿真验证,然后结合synopsys逻辑综合工具DesignCompiler以及TSMC 0.18μm CMOS工艺库完成了综合后仿真。最后,将综合后得出的网表送入后端设计工具Apollo进行了自动布局布线。本次设计采用流水线技术,系统时钟频率可达250 MHz。 展开更多

关键词 浮点乘法器 阵列式结构 改进的Booth编码 树状结构 流水线

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基于Karatsuba和Vedic算法的快速单精度浮点乘法器

13

作者 易清明 符清杆 +2 位作者 石敏 骆爱文 陈嘉文 《电子科技大学学报》 EI CAS CSCD 北大核心 2021年第3期368-374,共7页

针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器。该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运... 针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器。该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运算,获得基于3 bit和4 bit的尾数乘法架构;进一步地,利用Vedic算法对单精度浮点乘法器的尾数乘法架构进行优化,利用复杂度低、速度快的加法器实现了Karatsuba算法分解后的3 bit和4 bit的两个基本乘法运算,提高了运算速度。仿真及FPGA验证结果表明,该文设计的单精度浮点乘法器相对于基于传统的Karatsuba算法的单精度浮点乘法器、基于Vedic算法的单精度浮点乘法器,其最大运行时钟频率分别提高了约5倍和2倍。 展开更多

关键词 Karatsuba算法 乘法运算 最大运行时钟频率 单精度浮点乘法器 Vedic算法

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60路32kbit／s　ADPCM　ASIC中高速浮点乘法器的设计

14

作者 韩雁 宋杭宾 姚庆栋 《浙江大学学报（自然科学版）》 CSCD 1994年第4期418-424,共7页

根据国际电信联盟标准Ｇ．７１２，我们进行了６０路３２ｋｂｐｓＡＤＰＣＭ系统的开发研制工作。本文论述了该系统大规模专用集成电路设计过程中高速浮点来法器的实现方法：主要是速度与规模矛盾的解决，浮点数与定点数之间的变换，尾... 根据国际电信联盟标准Ｇ．７１２，我们进行了６０路３２ｋｂｐｓＡＤＰＣＭ系统的开发研制工作。本文论述了该系统大规模专用集成电路设计过程中高速浮点来法器的实现方法：主要是速度与规模矛盾的解决，浮点数与定点数之间的变换，尾数与指数部分的处理以及其它一些硬件实现方面的问题。 展开更多

关键词 ASIC设计 集成电路 浮点乘法器

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32位单精度浮点乘法器的FPGA实现 被引量：3

15

作者 胡侨娟 仲顺安 +1 位作者 陈越洋 党华 《现代电子技术》 2005年第24期23-24,27,共3页

采用V erilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和W a llace树结构,提高了乘法器的速度。本文使用A ltera Q uartus II 4.1仿真软件,采用的器件是EPF 10K 100EQ 240 1,对乘法器进行了波形仿真... 采用V erilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和W a llace树结构,提高了乘法器的速度。本文使用A ltera Q uartus II 4.1仿真软件,采用的器件是EPF 10K 100EQ 240 1,对乘法器进行了波形仿真,并采用0.5 CM O S工艺进行逻辑综合。 展开更多

关键词 浮点乘法器 BOOTH算法 WALLACE树 波形仿真

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一种高效双精度浮点乘法器 被引量：2

16

作者 夏炜 肖鹏 《计算机测量与控制》 北大核心 2013年第4期1017-1020,共4页

浮点乘法器(FPM)是中央处理器的关键部件之一,因此其性能是处理器的关键影响因素之一,高性能浮点乘法器是研究人员的追求;基于此需求,提出了一种高速双精度浮点乘法器,该设计采用了有别于传统基2Booth算法,即基4Booth算法产生部分积,在... 浮点乘法器(FPM)是中央处理器的关键部件之一,因此其性能是处理器的关键影响因素之一,高性能浮点乘法器是研究人员的追求;基于此需求,提出了一种高速双精度浮点乘法器,该设计采用了有别于传统基2Booth算法,即基4Booth算法产生部分积,在此基础上用优化的Wallace树阵列结构进行部分积的累加得到和序列和进位序列,进而对和序列和进位序列采用部分和并行相加得到最后尾数结果;采用了优化的10级流水线结构的设计在Cyclone II EP2C15AF484C6器件上实现后运行频率可达138.77MHz;在同等优化努力下,相比于Altera IP核运行速度提高大约67.77%;类似的,在Xilinx Virtex2 xc2v6000上的实现比现存的设计频率提高约102.2%;实验结果显示了所设计FPM结构的有效性。 展开更多

关键词 基4Booth编码 双精度浮点数 浮点乘法器 并行结构 流水线结构 WALLACE树

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基于部分积概率分析的高精度低功耗近似浮点乘法器设计 被引量：1

17

作者 闫成刚 赵轩 +4 位作者 徐宸宇 陈珂 葛际鹏 王成华 刘伟强 《电子与信息学报》 EI CSCD 北大核心 2023年第1期87-95,共9页

浮点乘法器是高动态范围(HDR)图像处理、无线通信等系统中的关键运算单元,其相比于定点乘法器动态范围更广,但复杂度更高。近似计算作为一种新兴范式,在受限的精度损失范围内,可大幅降低硬件资源和功耗开销。该文提出一种16 bit半精度... 浮点乘法器是高动态范围(HDR)图像处理、无线通信等系统中的关键运算单元,其相比于定点乘法器动态范围更广,但复杂度更高。近似计算作为一种新兴范式,在受限的精度损失范围内,可大幅降低硬件资源和功耗开销。该文提出一种16 bit半精度近似浮点乘法器(App-Fp-Mul),针对浮点乘法器中的尾数乘法模块,根据其部分积阵列中出现1的概率,提出一种对输入顺序不敏感的近似4-2压缩器及低位或门压缩方法,在精度损失较小的条件下有效降低了浮点乘法器资源及功耗。相较于精确设计,所提近似浮点乘法器在归一化平均错误距离(NMED)为0.0014时,面积及功耗延时积方面分别降低20%及58%;相较于现有近似设计,在近似位宽相同时具有更高的精度及更小的功耗延时积。最后将该文所提近似浮点乘法器应用于高动态范围图像处理,相比现有主流方案,峰值信噪比和结构相似性分别达到83.16 dB和99.9989%,取得了显著的提升。 展开更多

关键词 近似计算 近似浮点乘法器 部分积概率分析 低功耗

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一种双精度浮点乘法器的设计 被引量：2

18

作者 何晶 韩月秋 《微电子学》 CAS CSCD 北大核心 2003年第4期331-334,共4页

　设计了一个双精度浮点乘法器。该器件采用改进的BOOTH算法产生部分积,用阵列和树的混合结构实现对部分积的相加,同时,还采用了快速的四舍五入算法,以提高乘法器的性能。把设计的乘法器分为4级流水线,用FPGA进行了仿真验证,结果正确;并... 　设计了一个双精度浮点乘法器。该器件采用改进的BOOTH算法产生部分积,用阵列和树的混合结构实现对部分积的相加,同时,还采用了快速的四舍五入算法,以提高乘法器的性能。把设计的乘法器分为4级流水线,用FPGA进行了仿真验证,结果正确;并对FPGA实现的时序结果进行了分析。 展开更多

关键词 浮点运算 BOOTH编码 IEEE舍入 浮点乘法器 阵列结构

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基于FPGA的高速流水线浮点乘法器设计 被引量：2

19

作者 张海南 龚仁喜 +1 位作者 刘丰 江波 《微计算机信息》 2009年第5期283-284,130,共3页

设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器... 设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中。 展开更多

关键词 FPGA 布思算法 部分积压缩 流水线 浮点乘法器

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浮点乘法器中IEEE舍入的实现 被引量：1

20

作者 何晶 韩月秋 《计算机工程与应用》 CSCD 北大核心 2003年第9期119-121,共3页

描述了浮点乘法器中舍入的基本方法,介绍了一种实现舍入的系统的设计方法和硬件模型,并对它进行了分析,在这种系统设计方法的基础上,提出了一种直接预测和选择的舍入方案。

关键词 浮点乘法器 舍入 舍入表

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