多级流水线处理机的少课时实践内容设计 被引量：5

1

作者 刘玉洁 沈世全 《实验技术与管理》 CAS 北大核心 2016年第7期96-99,108,共5页

以少课时教学为前提,基于FPGA技术设计了一个适用于本科生的多级流水线处理机的实践内容。通过精简处理机结构、缩减运算规模,设计了一个学生能够在有限课时内实现的多级流水乘法处理机,并提出了流水线瓶颈段问题的解决方案,收到了良好... 以少课时教学为前提,基于FPGA技术设计了一个适用于本科生的多级流水线处理机的实践内容。通过精简处理机结构、缩减运算规模,设计了一个学生能够在有限课时内实现的多级流水乘法处理机,并提出了流水线瓶颈段问题的解决方案,收到了良好的教学效果。 展开更多

关键词 多级流水线处理机 实践内容设计 FPGA 计算机体系结构

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多级流水线结构高层次VHDL语言行为模型的研究

2

作者 石峰 刘明业 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 1999年第4期320-323,共4页

建立数字系统的高层次ＶＨＤＬ语言行为模型，是应用ＶＨＤＬ语言及自动综合系统以自顶向下的方法进行大规模集成电路设计的基础．以ＲＩＳＣＳＰＡＲＣＭＢ８６９０１为例，讨论建立多级复杂流水线结构的ＶＨＤＬ语言高层次行为模型的... 建立数字系统的高层次ＶＨＤＬ语言行为模型，是应用ＶＨＤＬ语言及自动综合系统以自顶向下的方法进行大规模集成电路设计的基础．以ＲＩＳＣＳＰＡＲＣＭＢ８６９０１为例，讨论建立多级复杂流水线结构的ＶＨＤＬ语言高层次行为模型的方法，同时对相关问题进行分析． 展开更多

关键词 多级流水线 LSI VHDL语言 行为模型

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一种基于多级流水线加法器的累加电路设计研究 被引量：4

3

作者 袁松 唐敬友 刘莉 《四川理工学院学报（自然科学版）》 CAS 2012年第5期50-53,共4页

专用硬件电路常用来实现加速,以提升科学计算速度。在科学计算中,多个数据的累加是常见运算。在设计硬件累加器时,容易出现流水线阻塞问题。提出将数据依据流水线级次分成两类模块,不同类型的模块采用不同的累加方式。基于多级流水线加... 专用硬件电路常用来实现加速,以提升科学计算速度。在科学计算中,多个数据的累加是常见运算。在设计硬件累加器时,容易出现流水线阻塞问题。提出将数据依据流水线级次分成两类模块,不同类型的模块采用不同的累加方式。基于多级流水线加法器,在FPGA上实现了多个数据的累加。该设计消耗资源少,流水线利用率高,控制相对简单,尤其是在数据规模很大时,优势尤其明显。 展开更多

关键词 硬件加速 FPGA 多级流水线 累加器

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多级并行流水FIR数字滤波器的设计与验证 被引量：5

4

作者 郭广浩 刘志哲 +1 位作者 孟庆龙 马承光 《现代电子技术》 北大核心 2015年第1期69-72,共4页

在雷达接收、语音图像处理、模式识别、无线通信等领域,数字滤波器已经成为重要组成部分。通过分析和研究FIR数字滤波器的结构特点,结合实际的工程实践需求,设计了一种多级并行流水FIR数字滤波器,并提出了一种精确而又简便的冲击响应系... 在雷达接收、语音图像处理、模式识别、无线通信等领域,数字滤波器已经成为重要组成部分。通过分析和研究FIR数字滤波器的结构特点,结合实际的工程实践需求,设计了一种多级并行流水FIR数字滤波器,并提出了一种精确而又简便的冲击响应系数的量化方法,即基于最小冲击响应系数按等比例量化的方法。这种方法不仅可以根据具体的设计要求随意更改设计位宽,还能保障设计的精度。通过编写Verilog HDL进行了设计实现,Modelsim仿真与Matlab仿真对比结果表明,各项参数均满足设计要求。 展开更多

关键词 FIR数字滤波器 多级并行流水 等比例量化 设计与验证

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一种可级联的多通道实时阵列信号处理系统设计

5

作者 冯武 罗欣 孙卫杰 《现代电子技术》 北大核心 2024年第7期25-32,共8页

随着数字波束形成(DBF)体制雷达的集成度要求越来越高,分体式信号处理系统架构已经很难满足要求。为了解决此问题,文中提出一种可级联的多通道实时阵列信号处理系统。首先,在同一块阵列信号处理板上采用24路的模数转换器(ADC)、现场可... 随着数字波束形成(DBF)体制雷达的集成度要求越来越高,分体式信号处理系统架构已经很难满足要求。为了解决此问题,文中提出一种可级联的多通道实时阵列信号处理系统。首先,在同一块阵列信号处理板上采用24路的模数转换器(ADC)、现场可编程逻辑门阵列(FPGA)、数字信号处理器(DSP)等芯片,实现多通道ADC采样、下变频、波束控制、数字波束形成、信号处理等功能;然后,通过高速GTH总线、系统同步、系统校准、多级流水等技术实现级联不同数量的阵列信号处理板,可应用于不同规模的DBF体制雷达。 展开更多

关键词 数字波束形成 多级流水 系统同步 系统校准 FPGA DSP

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RocketTC:一个基于FPGA的高性能网络流量分类架构 被引量：12

6

作者 付文亮 嵩天 周舟 《计算机学报》 EI CSCD 北大核心 2014年第2期414-422,共9页

基于深包检测技术的流量分类方法可以达到95%以上的识别率和准确率.然而,由于计算复杂性高、存储消耗大等原因,主流软件方法只能提供百兆(线速率)处理能力,而且不能处理大量流并发的情况.文中提出一个基于深包检测技术的芯片级流量分类... 基于深包检测技术的流量分类方法可以达到95%以上的识别率和准确率.然而,由于计算复杂性高、存储消耗大等原因,主流软件方法只能提供百兆(线速率)处理能力,而且不能处理大量流并发的情况.文中提出一个基于深包检测技术的芯片级流量分类架构RocketTC,通过对应用层协议特征、匹配引擎和流管理策略进行优化,使其支持万兆级数据吞吐率.RocketTC具有两个核心模块:基于FPGA的流管理器和动态可重构的分类引擎阵列,前者实现万兆吞吐率下的流表管理,后者快速检测流量特征并支持动态协议特征更新特性.文中提出的分类方法使用轻量级DPI方法,通过缩小检测范围和特征长度进一步减少计算复杂度和存储消耗.我们使用Xilinx Virtex-5FPGA对上述设计进行实现与在线流量测试,结果表明RocketTC可以对92种网络协议进行识别,准确率达到97%,而且稳定提供20Gbps线速处理能力. 展开更多

关键词 架构设计 网络流量分类 FPGA 多级流水 部分动态可重构(PDR)中图法

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一种基于DBF雷达体制的最小软件化综合处理机设计 被引量：2

7

作者 冯武 罗欣 孔繁 《中国电子科学研究院学报》 北大核心 2021年第6期576-581,共6页

本文提出了一种基于数字波束形成(Digital Beam Forming,DBF)雷达体制的最小软件化综合处理机设计。采用国产化的模数转换器(Analog-to-digital converter,ADC)、直接数字式频率合成器(Direct Digital Synthesizer,DDS)、现场可编程逻... 本文提出了一种基于数字波束形成(Digital Beam Forming,DBF)雷达体制的最小软件化综合处理机设计。采用国产化的模数转换器(Analog-to-digital converter,ADC)、直接数字式频率合成器(Direct Digital Synthesizer,DDS)、现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)、数字信号处理器(Digital Signal Processor,DSP)等芯片实现软件化参数可任意配置的波形产生、波束控制、数字波束形成、信号处理等功能。此外,通过级联该最小综合处理机可实现DBF体制雷达规模的可扩展性,即通过多级流水、系统同步和系统校准实现多种规模的阵列信号的数字波束形成以及相关信号处理。 展开更多

关键词 数字波束形成 最小系统 软件化综合处理机 多级流水 系统同步 系统校准

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光电色选机高速数据采集系统的设计 被引量：1

8

作者 朱体高 刘铁根 张海顺 《数据采集与处理》 CSCD 北大核心 2010年第S1期187-190,共4页

介绍了在光电色选机中应用的多通道数据采集和传输的方法,在系统中通过设计多级流水线,将多个数据采集系统有机地组织,由CPLD协调高速模拟开关、A/D转换器、差分总线发送器有序地工作,达到256个模拟量的扫描式高速信号采集,数据量为1.5M... 介绍了在光电色选机中应用的多通道数据采集和传输的方法,在系统中通过设计多级流水线,将多个数据采集系统有机地组织,由CPLD协调高速模拟开关、A/D转换器、差分总线发送器有序地工作,达到256个模拟量的扫描式高速信号采集,数据量为1.5M B/s,得到的数据通过差分的方式长距离传输,在5 m的传输范围内长时间可靠工作。 展开更多

关键词 扫描 多级流水线 信号采集 信号传输

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基于无伸缩因子CORDIC算法的DDS设计 被引量：1

9

作者 李陈磊 竺小松 徐壮 《火力与指挥控制》 CSCD 北大核心 2014年第7期160-163,共4页

提出一种无伸缩因子的双曲线坐标旋转数字计算(CORDIC)算法,该算法解决了伸缩因子的补偿问题,扩展了传统算法中受限的收敛域。对改进算法进行了误差分析,并通过仿真图直观比较,表明采用的算法精度满足硬件精度要求。提出了一种CORDIC算... 提出一种无伸缩因子的双曲线坐标旋转数字计算(CORDIC)算法,该算法解决了伸缩因子的补偿问题,扩展了传统算法中受限的收敛域。对改进算法进行了误差分析,并通过仿真图直观比较,表明采用的算法精度满足硬件精度要求。提出了一种CORDIC算法的多级流水线结构和一种新的直接数字频率合成器(DDS)设计方法,此方案降低了硬件复杂度,易于实现。 展开更多

关键词 DDS 无伸缩因子CORDIC算法 多级流水线结构

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基于超大规模FPGA的FFT设计与实现

10

作者 黄隽 刘勇 韩方景 《电子技术应用》 北大核心 2009年第1期109-112,共4页

在宽带数字接收机中,需要对数字检波输出的信号流进行实时FFT运算。提出了一种用于宽带数字接收机的基于Xilinx的Virtex-IV芯片的高速FFT的设计与实现方法,采用了多级串行流水线结构及优化的数据存取方式,设计出用单片FPGA实现了2048点... 在宽带数字接收机中,需要对数字检波输出的信号流进行实时FFT运算。提出了一种用于宽带数字接收机的基于Xilinx的Virtex-IV芯片的高速FFT的设计与实现方法,采用了多级串行流水线结构及优化的数据存取方式,设计出用单片FPGA实现了2048点实数的FFT方案。其完成2048点FFT的时间约为4.57μs,能很好地满足系统处理的实时性要求,在工程实践中有很大的应用前景。 展开更多

关键词 FPGA FFT算法 数字接收机 多级流水线

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基于FPGA的PCI/PCI-E可扩展网络分组处理系统设计

11

作者 孙士勇 《无线电通信技术》 2020年第4期427-436,共10页

通过处理器的PCI/PCIE接口对外连接FPGA,利用FPGA的可编程特性扩展网络端口与分组处理性能,可有效提升处理器在路由交换领域的应用能力。基于一体化、可扩展的架构理念,设计了网络端口与分组处理的性能可按需扩展的网络分组处理系统,完... 通过处理器的PCI/PCIE接口对外连接FPGA,利用FPGA的可编程特性扩展网络端口与分组处理性能,可有效提升处理器在路由交换领域的应用能力。基于一体化、可扩展的架构理念,设计了网络端口与分组处理的性能可按需扩展的网络分组处理系统,完成了FPGA逻辑和CPU软件的设计实现,通过嵌入式仿真验证方法完成了系统级的功能和性能的仿真验证。结果表明,该网络分组转发处理系统的网络端口与分组处理的性能扩展符合预期的设计约束。 展开更多

关键词 路由交换 多级流水线 转发查找 流量限速

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关于火力发电厂输煤系统粉尘综合治理的方式浅析 被引量：3

12

作者 王永革 《科技信息》 2013年第18期428-428,共1页

本文通过对于国内现有火力发电厂输煤系统粉尘治理的现状研究,分析比较了各种除尘方式的技术特点,根据多家不同机组容量厂家的实际安装经验,以得出最优化的粉尘综合治理结果。

关键词 诱导风量微细煤尘 粉尘浓度 双层负压导料槽 高效多级旋流水浴除尘器

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RSA中大素数生成算法优化及电路实现 被引量：2

13

作者 郑朝霞 吴旭峰 +1 位作者 季媛媛 刘尹 《华中科技大学学报（自然科学版）》 EI CAS CSCD 北大核心 2017年第6期1-4,20,共5页

为了减少大素数生成时间并加快RSA(Rivest,Shamir&Adleman)公钥密码算法的加解密速度,并行化实现了小素数试除和Miller-Rabin素性测试两大关键步骤,使其在进行素性测试的同时能进行小素数试除,从而大幅减少了小素数试除单独运算消... 为了减少大素数生成时间并加快RSA(Rivest,Shamir&Adleman)公钥密码算法的加解密速度,并行化实现了小素数试除和Miller-Rabin素性测试两大关键步骤,使其在进行素性测试的同时能进行小素数试除,从而大幅减少了小素数试除单独运算消耗的时间.为了加速Miller-Rabin素性测试须要反复调用的模乘运算单元,采用一种基于字的高基Montgomery算法及多级流水结构,设计了一种可配置的高速模乘运算电路.经FPGA(现场可编程门阵列)测试,在100 MHz频率下,生成的512bit大素数的平均耗时约为75ms,生成的1 024bit密钥对的平均耗时约为166ms,耗时只有参照结果的54.2%左右. 展开更多

关键词 RSA算法 大素数生成 小素数试除 Miller-Rabin测试 MONTGOMERY算法 多级流水结构

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