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题名一种双模可配置Delta-Sigma调制器的设计
被引量：1
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作者
闫宁
李冬梅
李国林
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机构
清华大学电子工程系
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出处
《微电子学与计算机》
CSCD
北大核心
2016年第12期42-46,共5页
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基金
国家高技术研究发展计划("八六三"计划)(2012AA012301)
自然科学基金项目(61171001)
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文摘
本论文提出了一种双模可配置Delta-Sigma(ΔΣ)调制器,该调制器可配置为两种结构:适用于低频高精度应用的3阶4比特量化的结构和适用于高频低精度应用的2阶4比特量化的结构.调制器在两种模式下复用了包括开关和电容在内的绝大部分电路模块,并采用了一种高效的运算放大器(OTA)结构和带有输入失调校准技术(IOS)的比较器结构,此外还引入了动态元件匹配(DEM)电路来减小电容失配的影响.本设计使用的是0.18μm的CMOS工艺,调制器在两种模式下分别可以达到77.1dB和108.9dB的峰值信号谐波失真比(SNDR),对应的输入信号带宽分别为1.25 MHz和39kHz,芯片的整体功耗为12mW.
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关键词
ΔΣ调制器
双模可配置
开关电容
比较器
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Keywords
delta-sigma modulator
dual-mode configurable
switched capacitor
eomparator
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分类号
TN432
[电子电信—微电子学与固体电子学]
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题名应用于超宽带收发机的多相时钟生成器的设计
被引量：2
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作者
刘小峰
刘铛
李宇根
王志华
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机构
清华大学微电子学研究所
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出处
《微电子学与计算机》
CSCD
北大核心
2016年第11期87-90,94,共5页
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文摘
设计了一款用于超宽带(UWB)收发机的多相位基带时钟生成器.该时钟生成器通过分析锁相环(PLL)和延时锁定环(DLL)结构的共性,提出了一种全匹配的压控振荡器/压控延时线(VCO/VCDL)双模可配置结构,使时钟生成器可以分别在PLL/DLL两种模式下工作,为UWB收发机提供2GHz 10相位的基带时钟信号.该电路基于TSMC 65nm CMOS工艺设计实现,有效面积为0.03mm2.根据测试结果,PLL模式工作时输出相位噪声为-85.04dBc/Hz@1 MHz,参考杂散功率为-46.89dBc.供电电压为1V时,电路总功耗约为2.1mW.
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关键词
超宽带收发机
多相时钟生成
锁相环
延时锁定环
双模可配置
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Keywords
UWB transceiver
multiphase clock generation PLL
DLL
dual-mode reconfigurable
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分类号
TN402
[电子电信—微电子学与固体电子学]
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