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优化结构呈现 丰厚过程体验——关于“乘加乘减”一课的思考与设计
1
作者 郑英 《小学教学参考》 2024年第11期61-63,共3页
小学数学教材中的知识内在结构比较隐秘,只有深入研读教材,整体把握知识体系,才能建构一个富有逻辑的知识结构。文章以“乘加乘减”一课为例,在深入研究学情的基础上,了解学生的已有经验和认知特点,根据学生的认知规律和数学知识的发展... 小学数学教材中的知识内在结构比较隐秘,只有深入研读教材,整体把握知识体系,才能建构一个富有逻辑的知识结构。文章以“乘加乘减”一课为例,在深入研究学情的基础上,了解学生的已有经验和认知特点,根据学生的认知规律和数学知识的发展过程,精心组织实施知识结构化,以引导学生建构相应的知识结构。 展开更多
关键词 结构化 乘加 乘减
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一种128位高性能全流水浮点乘加部件 被引量:4
2
作者 黎铁军 李秋亮 徐炜遐 《国防科技大学学报》 EI CAS CSCD 北大核心 2010年第2期56-60,共5页
高精度的浮点乘加融合(FMA)部件一直是高性能微处理器设计追求的目标。提出了一种128位精度全流水FMA体系结构,采用10级平衡流水线,重点对超宽位的乘法器、加法器、前导零预测和规格化进行了流水优化。设计综合的结果表明,基于SMIC0.13... 高精度的浮点乘加融合(FMA)部件一直是高性能微处理器设计追求的目标。提出了一种128位精度全流水FMA体系结构,采用10级平衡流水线,重点对超宽位的乘法器、加法器、前导零预测和规格化进行了流水优化。设计综合的结果表明,基于SMIC0.13μm工艺,该结构频率可以达到465MHz,比现有128位FMA性能提高了130%;在TSMC65nm工艺下,该结构的频率可达到1.075GHz,基本满足高性能计算的要求。 展开更多
关键词 浮点乘加融合 前导零预测 高性能微处理器
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使用融合乘加加速快速傅里叶变换计算的向量化方法 被引量:3
3
作者 刘仲 陈海燕 向宏卫 《国防科技大学学报》 EI CAS CSCD 北大核心 2015年第2期72-78,共7页
融合乘加指令加速快速傅里叶变换计算的向量化方法,通过变换快速傅里叶变换的蝶形单元运算流程,将传统计算方式中独立的乘法和加法操作组合成次数更少的融合乘加操作,使得时间抽取法基2快速傅里叶变换算法的蝶形单元计算的实数浮点操作... 融合乘加指令加速快速傅里叶变换计算的向量化方法,通过变换快速傅里叶变换的蝶形单元运算流程,将传统计算方式中独立的乘法和加法操作组合成次数更少的融合乘加操作,使得时间抽取法基2快速傅里叶变换算法的蝶形单元计算的实数浮点操作由原来的10次乘(加)操作减少到6次融合乘加操作,时间抽取法基4快速傅里叶变换算法的蝶形单元计算的实数浮点操作由原来的34次乘(加)操作减少到24次融合乘加操作;优化了蝶形因子的向量访问,减少存储开销。实验结果表明,提出的方法能够显著加速快速傅里叶变换的计算,取得高效的计算性能和效率。 展开更多
关键词 快速傅里叶变换 融合乘加 向量化 向量处理器
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一种64位浮点乘加器的设计与实现 被引量:3
4
作者 靳战鹏 白永强 沈绪榜 《计算机工程与应用》 CSCD 北大核心 2006年第18期95-98,共4页
乘加操作是许多科学与工程应用中的基本操作,特别是在图形加速器和DSP等应用领域,浮点乘加器有着广泛的应用。论文针对PowerPC603e微处理器系统,基于SMIC0.25μm1P5MCMOS工艺,采用正向全定制的电路及版图设计方法,设计实现了一个综合使... 乘加操作是许多科学与工程应用中的基本操作,特别是在图形加速器和DSP等应用领域,浮点乘加器有着广泛的应用。论文针对PowerPC603e微处理器系统,基于SMIC0.25μm1P5MCMOS工艺,采用正向全定制的电路及版图设计方法,设计实现了一个综合使用改进Booth算法、平衡的4-2压缩器构成的Wallace树形结构、先行进位加法器的支持IEEE-754标准的64bit浮点乘加器。 展开更多
关键词 改进Booth2算法 浮点乘加 WALLACE树 全定制
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基于流水线重构技术的16x16位乘加器的设计 被引量:3
5
作者 赵倩 汤乃云 韩桂泽 《微计算机信息》 北大核心 2006年第12Z期302-304,共3页
比较了几种16x16位乘加器的实现方法,给出了一种嵌入于微处理器的基于流水线重构技术的16x16位乘加器的设计方案,该设计可完成16bit整数或序数的乘法或乘加运算,并提高了运算的速度,减少了面积。利用CadenceEDA工具对电路进行了仿真,仿... 比较了几种16x16位乘加器的实现方法,给出了一种嵌入于微处理器的基于流水线重构技术的16x16位乘加器的设计方案,该设计可完成16bit整数或序数的乘法或乘加运算,并提高了运算的速度,减少了面积。利用CadenceEDA工具对电路进行了仿真,仿真结果验证了设计的准确性。 展开更多
关键词 乘加 乘法器 流水线
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FIPS乘加器架构的VLSI实现研究 被引量:1
6
作者 谷荧柯 白国强 陈弘毅 《微电子学与计算机》 CSCD 北大核心 2008年第12期50-54,59,共6页
分析了Montgomery模乘算法及其几种实现方式,指出FIPS方式是适合乘加器结构VLSI实现的一种算法.给出了FIPS方式的数据通路和控制部分的实现方案.提出了在选择不同的操作数位宽的情况下,对具体实现的评价标准.结合具体数据分析了随着操... 分析了Montgomery模乘算法及其几种实现方式,指出FIPS方式是适合乘加器结构VLSI实现的一种算法.给出了FIPS方式的数据通路和控制部分的实现方案.提出了在选择不同的操作数位宽的情况下,对具体实现的评价标准.结合具体数据分析了随着操作数位宽的变化,面积、速度和功耗指标的变化趋势,并对使用单乘法器和双乘法器的情况进行了比较. 展开更多
关键词 MONTGOMERY算法 FIPS方式 乘加器结构 面积 速度 功耗
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全流水线结构双精度浮点乘加单元的设计 被引量:2
7
作者 蔡敏 闵言灿 《微电子学与计算机》 CSCD 北大核心 2010年第1期53-56,60,共5页
提出了一种支持非规格化数的全流水线结构双精度浮点乘加单元(Multiply-Add-Fused Unit,MAF,A×C+B).该乘加单元并行处理了主加法和舍入操作,解决了进位保存形式的乘法结果带来的一位误差,改进了规格化移位以便于流水线的划分.整个... 提出了一种支持非规格化数的全流水线结构双精度浮点乘加单元(Multiply-Add-Fused Unit,MAF,A×C+B).该乘加单元并行处理了主加法和舍入操作,解决了进位保存形式的乘法结果带来的一位误差,改进了规格化移位以便于流水线的划分.整个乘加单元划分为三级流水线,在0.13μm CMOS标准单元库中,综合结果支持333 MHz的时钟频率. 展开更多
关键词 乘加单元 流水线 非规格化数
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一种低功耗可配置乘加器的设计
8
作者 李涌伟 蒋剑飞 +1 位作者 毛志刚 陶昱良 《微电子学》 CAS CSCD 北大核心 2011年第2期255-259,共5页
提出一种可配置的64位乘加器。根据计算模式的不同,该乘加器能够1次完成1个64×64、2个32×32、4个16×16和8个8×8的有/无符号乘加计算。在部分积(pp)产生电路中插入模式相关的选择器,并在最终树和最后的加法器中插入... 提出一种可配置的64位乘加器。根据计算模式的不同,该乘加器能够1次完成1个64×64、2个32×32、4个16×16和8个8×8的有/无符号乘加计算。在部分积(pp)产生电路中插入模式相关的选择器,并在最终树和最后的加法器中插入模式相关的进位消除电路,来实现乘加器的可配置。通过对部分积重新进行编排,避免了在部分积压缩树中插入进位消除电路。在部分积压缩树中,采用一种低功耗4∶2压缩器,有效降低了功耗和面积。最后,对乘加器的速度、面积和功耗等性能进行了分析。 展开更多
关键词 乘加 可配置乘加 4∶2压缩器
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一种支持SIMD指令的流水化可拆分乘加器结构 被引量:2
9
作者 李东晓 《计算机工程》 CAS CSCD 北大核心 2006年第7期264-266,共3页
乘加器是媒体数字信号处理器的关键运算部件。该文结合32位数字信号处理器芯片MD32开发(“863”计划)实践,提出了一种流水化可拆分的乘加器硬件实现结构,通过对乘法操作的流水处理实现了200MHz工作频率下的单周期吞吐量指标,通过构造可... 乘加器是媒体数字信号处理器的关键运算部件。该文结合32位数字信号处理器芯片MD32开发(“863”计划)实践,提出了一种流水化可拆分的乘加器硬件实现结构,通过对乘法操作的流水处理实现了200MHz工作频率下的单周期吞吐量指标,通过构造可拆分的数据通道实现了对SIMD乘法指令的支持,支持4个通道16位媒体数据的并行乘法,大大提升了处理器的媒体处理性能。文中对所提出的乘加器体系结构,给出了理论依据和实验结果,通过MD32的流片实现得到了物理验证。 展开更多
关键词 乘加 SIMD 流水化 可拆分
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溢出并行检测低功耗饱和乘加单元的研究与实现
10
作者 卢结成 成学斌 +3 位作者 丁丁 朱少华 丁晓兵 桂万如 《小型微型计算机系统》 CSCD 北大核心 2005年第10期1869-1872,共4页
提出了一种溢出并行检测的低功耗饱和乘加单元的新结构,并采用0.35μm CMOS工艺实现了该结构.采用这种结构 的MAC单元,不再需要额外地执行特殊的溢出检测指令,减少了取指译码的功耗开销.该结构通过专门的溢出检测单元来并 行检测计... 提出了一种溢出并行检测的低功耗饱和乘加单元的新结构,并采用0.35μm CMOS工艺实现了该结构.采用这种结构 的MAC单元,不再需要额外地执行特殊的溢出检测指令,减少了取指译码的功耗开销.该结构通过专门的溢出检测单元来并 行检测计算溢出的情况,一旦检测到结果溢出,就立即停止最后一级的串行加法运算过程,采取饱和操作,把结果置成正的最大 值,保证以后无用的计算不要继续进行,降低了计算功耗.实验结果表明,同传统的MAC单元相比,计算溢出之后不但不用执 行专门的饱和溢出指令,提高了MAC单元的运算速度,而且可以节省10%-20%的功耗. 展开更多
关键词 溢出检测 饱和操作 Wallance树 乘加单元(MAC) DSP
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一种改进的浮点乘加器结构的延时分析
11
作者 靳战鹏 沈绪榜 田芳芳 《计算机应用研究》 CSCD 北大核心 2006年第6期85-87,120,共4页
针对一种改进的浮点乘加器结构,对关键路径的延时进行定量的估算,并将其与传统乘加器结构的延时进行比较。
关键词 浮点乘加 关键路径 前导零 延时
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高性能多通道浮点乘加器
12
作者 罗旻 沈绪榜 高德远 《计算机工程与应用》 CSCD 北大核心 2006年第12期12-15,26,共5页
随着面向数字信号处理以及其他相关领域的专用微处理技术的发展,浮点乘加运算变得日益重要。该操作将乘法和加法相融合,节省了整个运算的执行延时。基于多通路的思想,文章提出了一种改进的多通道浮点乘加器结构。根据对阶时A相对于B... 随着面向数字信号处理以及其他相关领域的专用微处理技术的发展,浮点乘加运算变得日益重要。该操作将乘法和加法相融合,节省了整个运算的执行延时。基于多通路的思想,文章提出了一种改进的多通道浮点乘加器结构。根据对阶时A相对于B×C乘积的位置,将整个处理过程分为四条数据通路,采用不同的数据处理通路,避免了不必要的处理延时。通过对比得出:多通道浮点乘加器无论在速度以及功耗上,都具有一定的优势。 展开更多
关键词 浮点乘加 多通道 低功耗 数字信号处理
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一种关于浮点乘加的测试方法
13
作者 王俊 文延华 漆锋滨 《计算机工程与应用》 CSCD 北大核心 2006年第5期85-87,116,共4页
目前浮点乘加部件的算法研究和实现已成为高性能微处理器研究的热点之一,对其进行测试也显得尤为重要和必要。论文介绍了一种浮点乘加的测试方法,并从特殊值和随机数两个角度进行测试。
关键词 浮点乘加 中间乘积 随机数值
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一种低成本128位高精度浮点SIMD乘加单元的设计与实现
14
作者 黄立波 王志英 +1 位作者 沈立 马胜 《计算机工程与科学》 CSCD 北大核心 2012年第9期71-76,共6页
SIMD单元集成已经成为提高处理器性能的重要途径之一。虽然定点SIMD单元的硬件复用低成本设计技术已经较为成熟,但是,大部分浮点SIMD单元的硬件设计还停留在简单的硬件复制方法上。本文针对日益增长的128位高精度浮点操作的计算需求,提... SIMD单元集成已经成为提高处理器性能的重要途径之一。虽然定点SIMD单元的硬件复用低成本设计技术已经较为成熟,但是,大部分浮点SIMD单元的硬件设计还停留在简单的硬件复制方法上。本文针对日益增长的128位高精度浮点操作的计算需求,提出了其相应的SIMD低成本硬件结构方案。综合实验结果表明,所提出的SIMD浮点乘加单元比传统128位高精度浮点乘加单元具有更加优化的性能与面积参数。 展开更多
关键词 浮点乘加 单指令多数据 四精度
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一种用于ARM处理器的增强DSP乘加单元
15
作者 吉隆伟 李侠 章倩苓 《半导体技术》 CAS CSCD 北大核心 2003年第4期61-64,共4页
介绍了一种应用于ARM处理器的增强DSP功能乘加单元。为了减小乘加指令的周期数,采用了两个并行16×16位乘加单元构成的单指令多数据(SIMD)结构,可以通过适当的配置支持16到32位的各种乘加运算以及16位的复数乘法。理论分析表明,这... 介绍了一种应用于ARM处理器的增强DSP功能乘加单元。为了减小乘加指令的周期数,采用了两个并行16×16位乘加单元构成的单指令多数据(SIMD)结构,可以通过适当的配置支持16到32位的各种乘加运算以及16位的复数乘法。理论分析表明,这种乘加单元与传统的单指令单数据(SISD)结构相比在周期数上有明显的减小。尤其对于16位乘加及16位复数乘法,其所需周期数分别只有ARM1022E的1/4和1/3。0.35mm的标准单元库实现表明该乘加单元可以工作在120MHz,使得其非常适合数字信号处理的应用。 展开更多
关键词 ARM处理器 DSP 乘加单元 乘法器 单指令多数据 微处理器 数字信号处理
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一种高速数字复数乘加器的研制
16
作者 党雅文 赵永波 《航空计算技术》 2004年第2期91-94,共4页
复数乘加运算是实时数字信号处理系统经常使用的主要运算之一,随着实时数字信号处理的发展,复乘加的运算速度要求越来越高。本文研制了一种基于复杂可编程逻辑器件(CPLD)的高速数字复乘加器,其复乘加的次数可以用外部的输入信号控制,还... 复数乘加运算是实时数字信号处理系统经常使用的主要运算之一,随着实时数字信号处理的发展,复乘加的运算速度要求越来越高。本文研制了一种基于复杂可编程逻辑器件(CPLD)的高速数字复乘加器,其复乘加的次数可以用外部的输入信号控制,还可以同时共轭输出。该复乘加器成本低,编程灵活,可根据不同的要求广泛应用于各种数字信号处理系统中。 展开更多
关键词 数字信号处理 数字复数乘加 研制 可编程逻辑器件 雷达
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一种嵌入于微处理器的8位乘加器的设计 被引量:3
17
作者 韩桂泽 胡越黎 向慧芳 《计算机测量与控制》 CSCD 2006年第5期651-654,共4页
给出了一种嵌入于微处理器,8bit×8bit+20bit并行MAC单元的设计;该设计可完成8bit整数或序数的乘法或乘加运算,具有整数乘加运算的饱和检测和饱和处理功能;设计中采用了一种新型Booth编码方法;对部分积压缩阵列进行了优化,将累加值... 给出了一种嵌入于微处理器,8bit×8bit+20bit并行MAC单元的设计;该设计可完成8bit整数或序数的乘法或乘加运算,具有整数乘加运算的饱和检测和饱和处理功能;设计中采用了一种新型Booth编码方法;对部分积压缩阵列进行了优化,将累加值作为一个部分积参与部分积压缩阵列的累加运算,节省了一级超前进位加法器;压缩阵列采用了一种新型4∶2压缩器,进一步缩短了延时,节省了面积。 展开更多
关键词 乘加 乘法器 饱和处理 嵌入于微处理器
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一种128位高精度浮点乘加部件的研究与实现 被引量:4
18
作者 张峰 黎铁军 徐炜遐 《计算机工程与科学》 CSCD 北大核心 2009年第2期93-96,103,共5页
高性能高精度的浮点数值处理一直是科学计算追求的目标。为此,本文研究并实现了一种128位浮点乘加融合计算单元。在乘法模块中,使用分块乘法,复用57位乘法模块,减小了数据宽度。采用三输入前导1预期技术,简化了预编码,缩短了预测电路的... 高性能高精度的浮点数值处理一直是科学计算追求的目标。为此,本文研究并实现了一种128位浮点乘加融合计算单元。在乘法模块中,使用分块乘法,复用57位乘法模块,减小了数据宽度。采用三输入前导1预期技术,简化了预编码,缩短了预测电路的延时并减小面积。该模块单元使用Verilog语言实现,用Design Compiler进行逻辑综合,在simc0.13μm工艺下频率达202MHz,关键路径延时为4.93μs,面积约为191000门。 展开更多
关键词 乘加融合 三输入前导1预测 浮点部件
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一种数字信号处理器中的高性能乘加器设计 被引量:2
19
作者 孙偲彦 蒋剑飞 毛志刚 《微电子学》 CAS CSCD 北大核心 2010年第1期32-36,共5页
乘加操作是数字信号处理器(DSP)的关键部分,单位时间内能够完成乘加操作的数量是衡量DSP芯片性能的一个重要指标。提出了一种应用于通用数字信号处理器的乘加器设计方法,在改进的Booth编码结合Wallace树压缩的基础上,通过在部分积压缩... 乘加操作是数字信号处理器(DSP)的关键部分,单位时间内能够完成乘加操作的数量是衡量DSP芯片性能的一个重要指标。提出了一种应用于通用数字信号处理器的乘加器设计方法,在改进的Booth编码结合Wallace树压缩的基础上,通过在部分积压缩时插入MAC操作的加数,减少符号位扩展,实现了乘加操作的一步完成。提出一种有效的结构实现通用信号数字处理其所需的分数模式、零检测、饱和溢出控制、舍入操作等异常处理功能;并对乘加器的速度、面积、功耗等性能进行了分析。 展开更多
关键词 数字信号处理器 乘加 BOOTH编码 华莱士树压缩
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王立仁和他的珠算乘加除减速算法
20
作者 江志伟 《珠算》 2002年第3期26-27,共2页
在我的人物专访生涯中,这是非同寻常的一次:不是对方发出采访邀请,而是我被他的事迹所感动主动找上门去;不是面对面聚谈采访,而是通过神交信访的方式。因此,我想说:《王立仁和他的珠算乘加除减速算法》是我的被感动之作,但愿也... 在我的人物专访生涯中,这是非同寻常的一次:不是对方发出采访邀请,而是我被他的事迹所感动主动找上门去;不是面对面聚谈采访,而是通过神交信访的方式。因此,我想说:《王立仁和他的珠算乘加除减速算法》是我的被感动之作,但愿也能感动读者诸君。 展开更多
关键词 王立仁 《珠算乘加除减速算法》 创新工作 传统文化
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