介绍了TI的TMS320C6416 DSP片上Viterbi译码协处理器(VCP)的结构与原理。给出了一种使用链式EDMA结构和"乒乓"缓冲技术提高VCP译码过程并行性的方法。设计出基于MATLAB的Link for CCS模块的MATLAB-DSP联合仿真平台,对VCP性能...介绍了TI的TMS320C6416 DSP片上Viterbi译码协处理器(VCP)的结构与原理。给出了一种使用链式EDMA结构和"乒乓"缓冲技术提高VCP译码过程并行性的方法。设计出基于MATLAB的Link for CCS模块的MATLAB-DSP联合仿真平台,对VCP性能进行测试。实验结果表明,VCP提高了系统误码性能,在译码速度上优于软件译码。展开更多
本设计实现了HIRFL-CSRe同步系统控制器DSP插件内的FPGA中的FIFO(First in first out)功能,数据入口是16位DSP总线,数据出口是16位DAC总线。其核心机制采用双缓冲"乒乓操作",并在FPGA内完成一次线性插值。程序采用VHDL硬件描...本设计实现了HIRFL-CSRe同步系统控制器DSP插件内的FPGA中的FIFO(First in first out)功能,数据入口是16位DSP总线,数据出口是16位DAC总线。其核心机制采用双缓冲"乒乓操作",并在FPGA内完成一次线性插值。程序采用VHDL硬件描述语言在Altera公司的现场可编程逻辑器件ACEX1K30上实现。FIFO实现机制完全自行设计,解决了传统异步FIFO由于读写时钟异步造成的空/满标志难以准确给出及数据输出时间不能精确保证的难题,满足了HIRFL-CSRe对于输出数据不间断(每微秒一个)的要求,并由于在FPGA内实现了一次线性插值,从而把从DSP中接收到的已插值数据量增加了一倍,在宏观上降低了DSP的数据运算量。模块经现场工作证实FIFO数据输出时间误差控制在40ns内,达到设计要求。展开更多
文摘介绍了TI的TMS320C6416 DSP片上Viterbi译码协处理器(VCP)的结构与原理。给出了一种使用链式EDMA结构和"乒乓"缓冲技术提高VCP译码过程并行性的方法。设计出基于MATLAB的Link for CCS模块的MATLAB-DSP联合仿真平台,对VCP性能进行测试。实验结果表明,VCP提高了系统误码性能,在译码速度上优于软件译码。
文摘本设计实现了HIRFL-CSRe同步系统控制器DSP插件内的FPGA中的FIFO(First in first out)功能,数据入口是16位DSP总线,数据出口是16位DAC总线。其核心机制采用双缓冲"乒乓操作",并在FPGA内完成一次线性插值。程序采用VHDL硬件描述语言在Altera公司的现场可编程逻辑器件ACEX1K30上实现。FIFO实现机制完全自行设计,解决了传统异步FIFO由于读写时钟异步造成的空/满标志难以准确给出及数据输出时间不能精确保证的难题,满足了HIRFL-CSRe对于输出数据不间断(每微秒一个)的要求,并由于在FPGA内实现了一次线性插值,从而把从DSP中接收到的已插值数据量增加了一倍,在宏观上降低了DSP的数据运算量。模块经现场工作证实FIFO数据输出时间误差控制在40ns内,达到设计要求。
