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低抖动快锁定10.9~12.0 GHz电荷泵锁相环 被引量:1
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作者 展永政 李仁刚 +4 位作者 李拓 邹晓峰 周玉龙 胡庆生 李连鸣 《浙江大学学报(工学版)》 EI CAS CSCD 北大核心 2024年第11期2290-2298,共9页
基于65 nm CMOS工艺,设计适用于高速SerDes串行链路的低抖动高速电荷泵锁相环(CPPLL)电路.通过优化环路带宽以及压控振荡器(VCO)、电荷泵和鉴频鉴相器的电路结构,抑制电压纹波和内部噪声引起的抖动,以在满足SerDes链路需要的宽频范围和... 基于65 nm CMOS工艺,设计适用于高速SerDes串行链路的低抖动高速电荷泵锁相环(CPPLL)电路.通过优化环路带宽以及压控振荡器(VCO)、电荷泵和鉴频鉴相器的电路结构,抑制电压纹波和内部噪声引起的抖动,以在满足SerDes链路需要的宽频范围和高速要求的同时,电荷泵锁相环能够获得较小的抖动偏差和稳定的时钟信号.包括整个焊盘在内的芯片面积为0.309 mm2.测试结果表明,电荷泵锁相环能够实现10.9~12 GHz的输出时钟信号,其在10 MHz频偏处的相位噪声、参考杂散和品质因数(FoM)分别为-111.47 dBc/Hz、-25.14 dBc和-223.5 dB.当输入参考频率为706.25 MHz时, CPPLL能够在600μs后输出稳定的11.3 GHz时钟信号,且RMS抖动为973.9 fs,约为0.065 UI.在电源电压为1.2 V下,电路的功耗为47.3 mW.所设计的锁相环(PLL)电路能够适用于20 Gb/s及以上的高速通信链路系统. 展开更多
关键词 压控振荡器(VCO) 电荷泵 低抖动 串行链路 高速
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一种适用于100Gbit/s以太网PCS的高速异步FIFO
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作者 展永政 李拓 +2 位作者 胡庆生 邹晓峰 王长红 《微电子学》 CAS 北大核心 2022年第5期886-892,共7页
采用0.18μm CMOS工艺设计和实现了一种适用于100 Gbit/s以太网PCS链路的高速异步FIFO芯片。采用双端口8T结构替代存储器,提高了工作速率。灵敏放大器利用锁存放大器和预充电技术来放大位线上微小信号,减少了传播延迟。为了减小读写时间... 采用0.18μm CMOS工艺设计和实现了一种适用于100 Gbit/s以太网PCS链路的高速异步FIFO芯片。采用双端口8T结构替代存储器,提高了工作速率。灵敏放大器利用锁存放大器和预充电技术来放大位线上微小信号,减少了传播延迟。为了减小读写时间,研究了存储单元晶体管尺寸对电平翻转时间的影响,既满足了快速访问的要求,又获得了高可靠性的信号传输。芯片(包括焊盘)面积为1.43 mm^(2)。测量结果表明,该FIFO可工作于1.05 GHz,输出信号的眼图清晰,水平张开度达到0.91UI。当电源电压为1.8 V时,电路功耗为143.3 mW。该FIFO适用于16×6.25 Gbit/s以太网PCS链路系统。 展开更多
关键词 双端存储器 物理编码子层 高速 电荷锁存灵敏放大器 预充电技术
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Effect of DFE error propagation and its mitigation using MUX-based FEC interleaving for 400 GbE electrical link
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作者 zhan yongzheng Hu Qingsheng 《High Technology Letters》 EI CAS 2018年第4期387-395,共9页
This paper evaluates the effect of decision feedback equalizer( DFE) error propagation for400 Gb/s Ethernet( 400 GbE) electrical link in order to propose some effective methods to improve bit error rate( BER). First,a... This paper evaluates the effect of decision feedback equalizer( DFE) error propagation for400 Gb/s Ethernet( 400 GbE) electrical link in order to propose some effective methods to improve bit error rate( BER). First,an analytical model for DFE burst error length distribution is proposed and simulated based on a NRZ electrical link in which a 5-tap DFE combined with a multiple-tap feed forward equalizer( FFE) is included. Then,a detailed derivation for BER considering DFE error propagation is given based on the distribution of burst error run length and the BER performance with and without forward error correction( FEC) is simulated too. After that,this paper investigates several MUX-based FEC interleaving methods including their complexity and latency in order to improve BER further. At last,three FEC interleaving schemes are compared not only in interleaving gain,but also in hardware complexities and latencies. Simulation results show that pre-interleave bit muxing can obtain good tradeoff between BER and complexity for 400 Gb E electrical link. 展开更多
关键词 decision feedback equalizer(DFE)error propagation forward ERROR correction(FEC)interleaving multiplexer 400 GBE electrical LINK
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